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描述：
在CY7C1312KV18 ， CY7C1314KV18和CY7C1910KV18是1.8 V的同步SRAM的流水线，配备了QDR II架构。 QDR II架构包含两个单独的端口：读端口和写端口以访问存储器阵列。该读端口有专用的数据输出来支持读操作和写端口有专用的数据输入来支持写操作。 QDR II架构具有独立的数据输入和数据输出完全消除需要“翻身仗”的与常见的I / O设备存在数据总线。访问每个端口是通过一个共同的地址总线。读地址和写地址被锁存输入的备选上升沿（ K）时钟。访问的QDR II读写端口完全相互独立的。为了最大限度地提高数据吞吐量，读写端口都配备了DDR接口。每个地址位置与两个8位相关
（ CY7C1310KV18 ），9位字（ CY7C1910KV18 ） ， 18位字（ CY7C1312KV18 ） ，或36位字（ CY7C1314KV18 ），该相继爆出进入或离开设备。因为数据可以是移入和移出器件上都有的每个上升沿输入时钟（K和K和C及C） ，内存带宽同时简化系统设计，消除总线最大化周转。深度扩展完成与港口选择，这使每个端口独立运作。所有同步输入都会通过由控制输入寄存器K或K输入时钟。所有数据输出通过输出在C或C （或K或K在一个时钟控制寄存器域）的输入时钟。写操作都带有片上进行同步自定时写电路。
特点:
分开独立的读取和写入数据端口
支持并发事务
333 MHz时钟实现高带宽
在所有访问双字突发
双倍数据速率（ DDR ）的读取和写入端口接口
（在666 MHz的数据传输），在333 MHz的
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
II工作在1.5周期读延迟时， DOFF是
置为高电平
操作类似于QDR I设备与一个周期读延迟
当DOFF为低电平
可在× 8 ，× 9 ，× 18和× 36配置
完整的数据一致性，提供最新的数据
同时支持1.5 V和1.8 V的I / O供电
可在165球FBGA封装（ 13 × 15 × 1.4毫米）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
有意者请联系陈生：
QQ：1668527835
电话：13410018555
