明佳达电子赛普拉斯出售 CY7C1312KV18-300BZXC 静态随机存取存储器 18Mb 300Mhz 1.8V 1M x 18
| 型号 | CY7C1312KV18-300BZXC |
| 批次 | 1737+ |
| 封装 | BGA |
功能说明
CY7C1312KV18，CY7C1314KV18和CY7C1910KV18是1.8 V同步流水线SRAM，配备QDR II建筑。QDR II架构由两个独立的端口组成：读端口和写端口访问存储器阵列。该读端口具有专用数据输出以支持读操作写端口具有专用数据输入以支持写入操作。QDR II架构具有单独的数据输入和数据输出完全消除了“扭转”的需要与普通I / O设备一起存在的数据总线。访问每个端口是通过公共地址总线。阅读和地址写地址被锁存在输入的交替上升沿（K）时钟。访问QDR II读写端口是彼此完全独立。最大化数据吞吐量，读写端口都配备DDR接口。
每个地址位置与两个8位相关联字（CY7C1310KV18），9位字（CY7C1910KV18），18位字（CY7C1312KV18），或36位字（CY7C1314KV18）即连续地进入或退出设备。因为数据可以在两者的每个上升沿传输进出设备输入时钟（K和K和C和C），内存带宽为最大化，同时通过消除总线简化系统设计周转。
通过端口选择完成深度扩展使每个端口能够独立运行。所有同步输入都通过由...控制的输入寄存器K或K输入时钟。所有数据输出都通过输出由C或C控制的寄存器（或单个时钟中的K或K）域）输入时钟。写入是在片上进行的同步自定时写电路。
特征
支持并发交易
333 MHz时钟，用于高带宽
所有访问都是双字突发
读写端口上的双倍数据速率（DDR）接口
（数据以666 MHz传输）333 MHz
两个输入时钟（K和K），用于精确的DDR时序
SRAM 仅使用上升沿
两个输入时钟，用于输出数据（C和C），以最大限度地减少时钟
歪斜和飞行时间不匹配
回波时钟（CQ和CQ）简化了高速数据采集
系统
单个多路复用地址输入总线锁存地址输入
用于读取和写入端口
单独的端口选择用于深度扩展
同步内部自定时写入
QDR ® II操作与1.5个周期的读延迟时，DOFF是
断言HIGH
操作类似于QDR I设备，具有一个周期读取延迟
当DOFF被置为低电平时
提供×8，×9，×18和×36配置
完整数据一致性，提供最新数据
内核V DD = 1.8 V（±0.1 V）; I / OV DDQ = 1.4 V至V DD
支持1.5 V和1.8 VI / O电源
采用165球FBGA封装（13×15×1.4 mm）
提供无铅和无铅封装
可变驱动器HSTL输出缓冲区
JTAG 1149.1兼容的测试访问端口
PLL用于精确数据放置
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